Evaluación de sistemas de procesamiento paralelo utilizando lenguajes de descripción de hardware

  1. Cebrián Hernández, Jesús Antonio
Dirigida por:
  1. Francisco José de Andrés Rodríguez-Trelles Director/a

Universidad de defensa: Universidad de Valladolid

Fecha de defensa: 01 de diciembre de 2011

Tribunal:
  1. Luis A. Bailón Vega Presidente/a
  2. Juan López Coronado Secretario
  3. Pedro Antonio Martínez Martínez Vocal
  4. José Manuel Cano Izquierdo Vocal
  5. Evaristo Abril Domingo Vocal

Tipo: Tesis

Teseo: 317799 DIALNET lock_openTESEO editor

Resumen

El objetivo de la tesis se centra en el análisis de topologías y algoritmos para multiprocesamiento, estudiando herramientas que permitan su evaluación, en particular se utiliza un lenguaje de descripción de hardware, el VHDL. El interés se ha centrado en el comportamiento de la arquitectura, no en los resultados de ejecución de algoritmos. Especialmente se profundiza en multicomputadores con un número elevado de procesadores basados en paso de mensajes. Los resultados se prevé que también se puedan aplicar al multiprocesamiento mediante un reducido número de procesadores, así como a sistemas masivamente paralelos basados en memoria compartida. Se trata de un simulador dirigido por generadores sintéticos algorítmicos: La metodología se basa en modelar el comportamiento del programa de forma que no se ejecuten instrucciones de procesamiento sino que se deja transcurrir el tiempo de su ejecución. Sí se generan referencias para el sistema de memoria o interconexión. Igualmente el sistema de interconexión no envía mensajes realmente, sino que transmite información sobre los mensajes de forma que se pueda conocer el comportamiento de la red.