Una aportacion al diseño de circuitos aritmeticos mediante logica umbral

  1. FERNANDEZ RAMOS, JOSE
Dirigida por:
  1. Alfonso Gago Bohorquez Director/a

Universidad de defensa: Universidad de Málaga

Año de defensa: 1998

Tribunal:
  1. José Ignacio Acha Catalina Presidente/a
  2. Fernando Vidal Verdú Secretario/a
  3. Justo Calvo Aguilar Vocal
  4. Ramón Ruiz Merino Vocal
  5. Antón Civit Breu Vocal

Tipo: Tesis

Teseo: 65447 DIALNET

Resumen

La Lógica Umbral representa una interesante alternativa a la lógica convencional en la realización de circuitos aritméticos. En el presente trabajo se desarrolla esta aplicación de la Lógica Umbral introduciendo innovaciones tanto en la estructura de los circuitos que forman las puertas umbral como en la arquitectura de sumadores y multiplicadores umbral. En relación al primer caso, se presenta un nuevo tipo de puerta umbral, la puerta balanza, del que se establecen sus características y propiedades fundamentales. Se aportan tres estructuras de circuito diferentes que corresponden a este tipo de puertas y, mediante simulación, se analizan sus prestaciones en cuanto a velocidad de operación, consumo de potencia, tamaño y fan-in. En cuanto al segundo apartado, se han desarrollado estructuras básicas concretas que realizan las funciones aritméticas de suma y multiplicación binarias teniendo en cuenta las restricciones que presentan las puertas umbral en cuanto a fan-in y peso máximo representado. En el caso de los sumadores de dos operandos, se presenta una nueva forma de obtención de los bits de suma en la que se utilizan los acarreos de entrada y salida. Mediante la combinación de este método y una modificación de la técnica del "carry lookahead adder" se propone una metodología general de realización de sumadores con puertas umbral que relaciona todos sus parámetros importantes: máximo fan-in de las puertas y profundidad y tamaño del circuito en función del número de bits a sumar. En el caso de los multiplicadores, se estudian varias posibilidades de realización de multiplicadores de 4 y 8 bits en diferente número de niveles, indicando las ventajas e inconvenientes de cada uno y se propone un método modular de extensión a un mayor número de bits que aporta una regularidad en el diseño muy adecuada para la implementación en circuitos VLSI.