Algoritmo de síntesis para mejorar la implementación de puertas lógicas de muchas entradas sobre FPGAs

  1. Francisco Javier Toledo Moreo 1
  2. Rafael Toledo Moreo 1
  3. Carlos Colodro Conde
  4. Isidro Villo Pérez 1
  1. 1 Universidad Politécnica de Cartagena
    info

    Universidad Politécnica de Cartagena

    Cartagena, España

    ROR https://ror.org/02k5kx966

Actes:
Jornadas computación reconfigurable y aplicaciones (JCRA): Valladolid, del 17 al 19 de septiembre de 2014

Any de publicació: 2014

Tipus: Aportació congrés

GOOGLE SCHOLAR